S³PE アーキテクチャに基づくフルカスタム試作チップ

概要

フルカスタム回路を用い、PDなどのアナログ回路部を含めた試作チップを設計した。 回路面積を節約するためさまざまな工夫を行ない、 その結果1PEあたりのトランジスタ数を437にまで減らすことができた。 0.8μm CMOS DLP/DLMプロセス、エリアサイズ4.12mm×3.70mmの中に8×8画素が搭載されている。 各PEの面積は290μm×390μmである。

続いて，より微細なプロセスである0.35μm CMOS TLM プロセスを用いた試作を行った． デバイスパラメータの調整, 冗長な回路の削減, 低消費電力化などを行い, 8.7mm 角のチップ上に 64×64 画素を集積した(画素あたりの面積は 105μm×105μm). 試作システム上で撮像実験を行い, その動作を確認している.

参考文献

1. 鏡慎吾, 小室孝, 小川一哉, 石井抱, 石川正俊：64×64 PE を集積した超並列ビジョンチップとそのシステム開発, 第4回システムLSI琵琶湖ワークショップ (守山, 2000.11.28)／講演資料集およびポスター資料集, pp.271-274
2. 小川一哉, 小室孝, 石井抱, 石川正俊： S³PEアーキテクチャに基づくデジタルビジョンチップとその高集積化, 電子情報通信学会集積化回路研究会 (松山, 1999.4.16)／電子情報通信学会技術報告, Vol.ICD99-4, pp.7-13
3. Masatoshi Ishikawa, Kazuya Ogawa, Takashi Komuro, and Idaku Ishii : A CMOS Vision Chip with SIMD Processing Element Array for 1ms Image Processing, 1999 Dig. Tech. Papers of 1999 IEEE Int. Solid-State Circuits Conf.(ISSCC'99) (San Francisco, 1999.2.16)/Abst., pp.206-207
4. 小川一哉, 小室孝, 中坊嘉宏, 並木明夫, 石井抱, 石川正俊： スーパービジョンチップと応用システムのための処理アーキテクチャ, 第2回システムLSI琵琶湖ワークショップ (滋賀,1998.11.26)／講演資料集及びポスター資料集, pp.269-271
5. 小室孝, 鈴木伸介, 石井抱, 石川正俊：汎用プロセッシングエレメントを用いた超並列・超高速ビジョンチップの設計, 電子情報通信学会論文誌, Vol.J81-D-I, No.2, pp.70-76 (1998)
6. Takashi Komuro, Idaku Ishii, and Masatoshi Ishikawa : Vision ChipArchitecture Using General-Purpose Processing Elements for 1ms Vision System, 4th IEEE Int. Workshop on Computer Architecture for Machine Perception(CAMP'97) (Cambridge, 1997.10.22)/Proceedings, pp.276-279 [PDF]