RISC統合型ビジョンチップコントローラ

概要

通常の視覚処理を大幅に上回るフレームレートで動作するビジョンチップの制御には， 厳しい実時間性が要求される．さらに， 撮像面で入力光の A/D 変換までもプログラマブルに行えるという汎用ビジョンチップの特長を最大限に活かすためには， ビジョンチップコントローラには、(1)高いインストラクションレートと、 (2)インストラクションサイクルの粒度での実時間性の保証が求められる．

これらの要求を満たすため，新たなビジョンチップコントローラアーキテクチャSPARSISの設計を行った． RISC 型 32 ビットマイクロコントローラのパイプラインにビジョンチップの制御フローを統合することでインストラクションレートの向上を図り， かつ，パイプライン内/パイプライン間フォワーディング，遅延分岐/ロード， 固定レイテンシのメモリアクセスなどによりパイプラインのストールを回避し， インストラクションサイクルの粒度での実時間性を保証している．

Fig. 1: ビジョンチップコントローラアーキテクチャ: SPARSIS

参考文献

1. 鏡慎吾, 小室孝, 石井抱, 石川正俊：実時間視覚処理のためのビジョンチップシステムの開発, 電子情報通信学会論文誌D-II, Vol.J84-D-II, No.6, pp.976-984 (2001)
2. 鏡慎吾, 小室孝, 小川一哉, 石井抱, 石川正俊： 64×64 PE を集積した超並列ビジョンチップとそのシステム開発, 第4回システムLSI琵琶湖ワークショップ (守山, 2000.11.28)／講演資料集およびポスター資料集, pp.271-274