64×64 画素を集積したビジョンチップ

64×64 画素を集積したビジョンチップを開発した。演算回路には新たに設計した 動的再構成可能な SIMD アーキテクチャを採用している。 0.35μm CMOS プロセスを使用しており、チップサイズは 5.4mm×5.4mm である。 各画素の面積は 67.4μm×67.4μm であり、256×256 画素が 約 1.8cm 角のチップに 乗る計算である。

参考文献

1. 小室 孝, 鏡 慎吾, 石川 正俊: ビジョンチップのための動的再構成可能なSIMDプロセッサ, 電子情報通信学会論文誌 D-II, Vol. J86-D-II, No. 11, pp.1575-1585 (2003)

[ホーム| センサフュージョン| マイクロビジュアルフィードバック| 光コンピューティング| メンバー| 論文| 動画]