細粒度な実時間性を保つビジョンチップコントローラアーキテクチャ

通常の視覚処理を大幅に上回るフレームレートで動作するビジョンチップの制御 には，厳しい実時間性が要求される．さらに，撮像面で入力光の A/D 変換まで もプログラマブルに行えるという汎用ビジョンチップの特長を最大限に活かすた めには，ビジョンチップコントローラには (1) 高いインストラクションレート と (2)インストラクションサイクルの粒度での実時間性の保証が求められる．

これらの要求を満たすため，新たなビジョンチップコントローラアーキテクチャ SPARSIS の設計を行った．RISC 型 32 ビットマイクロコントローラの パイプラインにビジョンチップの制御フローを統合することでインストラクショ ンレートの向上を図り，かつ，パイプライン内/パイプライン間フォワーディン グ，遅延分岐/ロード，固定レイテンシのメモリアクセスなどによりパイプライ ンのストールを回避し，インストラクションサイクルの粒度での実時間性を保証 している．

Fig. 1: ビジョンチップコントローラアーキテクチャ: SPARSIS

参考文献

1. 鏡 慎吾, 小室 孝, 石井 抱, 石川 正俊: 実時間視覚処理のためのビジョンチップシステムの開発, 電子情報通信学会論文誌 D-II, Vol.J84-D-II, No.6, pp.976-984, 2001.
2. 鏡 慎吾, 小室 孝, 小川 一哉, 石井 抱, 石川 正俊: 64×64 PE を集積した超並列ビジョンチップとそのシステム開発, 第4回システムLSI琵琶湖ワークショップ(守山, 2000.11.28)/ 講演資料集およびポスター資料集, pp.271-274, 2000.

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