0.35μmプロセスによるフルカスタム試作チップ

微細プロセスである 0.35μm CMOS TLM プロセスを用いて, S³PE アーキテクチャに基づくビジョンチップの試作を行なってい る. デバイスパラメータの調整, 冗長な回路の削減, 低消費電力化などを行 い, 8.7mm 角のチップ上に 64×64 画素を集積した(画素あたりの面積は 105 μm×105μm). 試作システム上で撮像実験を行ない, その動作を確認している.

参考文献

1. 鏡慎吾, 小室孝, 小川一哉, 石井抱, 石川正俊: 64×64 PE を集積した超並列ビジョンチップとそのシステム開発, 第4回システムLSI琵琶湖ワークショップ(守山, 2000.11.28)/講演資料集およびポスター資料集, pp.271-274.
2. 小川一哉, 小室孝, 石井抱, 石川正俊: S³PEアーキテクチャに基 づくデジタルビジョンチップとその高集積化, 電子情報通信学会集積化回路研究会 (松山, 1999.4.16)／電子情報通信学会技術報告, Vol.ICD99-4, pp.7-13.
3. Masatoshi Ishikawa, Kazuya Ogawa, Takashi Komuro, and Idaku Ishii: A CMOS Vision Chip with SIMD Processing Element Array for 1ms Image Processing, 1999 Dig. Tech. Papers of 1999 IEEE Int. Solid-State Circuits Conf. (ISSCC'99) (San Francisco, 1999.2.16)/Abst. pp.206-207
4. 小川一哉, 小室孝, 中坊嘉宏, 並木明夫, 石井抱, 石川正俊：スーパービジョンチップと応用システムのための処理アーキテクチャ, 第2回システムLSI琵琶湖ワークショップ(滋賀,1998.11.26)／講演資料集及びポスター資料集,pp.269-271

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